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インテル、3Dチップ構成技術「Foveros」発表。CPU・GPU積層で省スペース・高性能化

デモではAtomとCoreを重ねていたそう

Munenori Taniguchi, @mu_taniguchi
2018年12月13日, 午後04:30 in personal computing
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12月12日、インテルが「Architecture Day」イベントを開催し、次世代のCPUアーキテクチャーに用いる"3Dチップ"構築技術「Foveros」を発表しました。

近年チップ内にトランジスターを詰め込む隙間は年々なくなりつつあり、それはムーアの法則の終わりが迫りつつあることを示しているとも言われています。そして、その解決方法のひとつとして考えられたのは、高さ方向にもトランジスターを並べるということです。

この記事で言う3Dチップとは3次元で設計・パッケージされた集積回路のこと。そしてインテルのFoveros技術は研究室ベースのプロジェクトでなく、2019年後半には製品化される予定です。

半導体パッケージ上で積層化されたチップといえば、AMDのRadeon R9 Fury Xが初めて搭載した3D積層による広帯域幅メモリー技術、HBM(High Bandwidth Memory)が記憶にあたらしいところです。しかしFoverosは、まったく異なるレベルの技術と言えるでしょう。インテルは、パワー、I/O、電力供給などの処理を担うベースチップの上に高性能なロジックチップを積層し、より面積の小さな「チップレット」化を可能にすると述べています。

発表では、低消費電力なデバイスで一般的なベースダイの上に10nmプロセスの演算エレメント(インテルは10nmで大変苦労してきました)を載せているという、興味深い話もありました(画像には14nmプロセスも部分も)。

amd
開発中のFoveros技術を盛り込んだ製品は、22nmプロセスのプロセッサーおよびI/Oの上に10nmプロセスのプロセッサーおよびグラフィックス、そしてさらにその上にメモリーを積層した3階建て仕様になる見込みです。

新技術はより省スペースで低消費電力、高効率なチップ設計を可能とします。インテルはこのFoveros技術を使う製品がどのようなデバイスに用いられるかを示していないものの、CPUの省スペース化と高性能化はあらゆる場面で求められています。

ちなみに、Foverosを発表したインテルの主任アーキテクトRaja Koduri氏は、かつてAMDのGPU部隊を牽引していた人物。記事中で触れたR9 Fury XもKoduri氏の開発体制が生み出したものでした。



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